硅光芯片與電芯片的封裝

  中國(guó)科協(xié)發(fā)布了2020重大科學(xué)問(wèn)題和工程技術(shù)難題，硅光技術(shù)榜上有名，“硅光技術(shù)能否促成光電子和微電子的融合?”。這篇筆記聊一聊硅光芯片與電芯片的封裝方案。

  硅光芯片中的調(diào)制器和探測(cè)器必須與外部的Driver、TIA協(xié)同合作，Driver將電信號(hào)加載到電光調(diào)制器上，TIA將PD處收集到的電流轉(zhuǎn)換為電壓信號(hào)。如何巧妙地設(shè)計(jì)封裝結(jié)構(gòu)，使得硅光芯片和電芯片之間形成有效的信號(hào)互聯(lián)，成為產(chǎn)業(yè)界的一個(gè)關(guān)注重點(diǎn)。

  目前，硅光芯片與電芯片的封裝形式主要有四種方式：1) 單片集成，2) 2D封裝, 3) 3D封裝， 4) 2.5D封裝。以下對(duì)這些技術(shù)方案分別做介紹。

  1. 單片集成

  所謂單片集成，即在同一個(gè)流片平臺(tái)上，同時(shí)加工光器件與電器件，最終的芯片中同時(shí)包含PIC和EIC。信號(hào)通過(guò)芯片內(nèi)部的金屬直接互聯(lián)。其結(jié)構(gòu)如下圖所示，

  (圖片來(lái)自文獻(xiàn)1)

  該方案的優(yōu)勢(shì)之一是封裝簡(jiǎn)單，單片集成的芯片只需要通過(guò)wiredBond或者flip-chip的方式與PCB板相連即可。目前GlobalFoundry的硅光工藝采用該方案，典型的cross-section如下圖所示，在同一層silicon加工NMOS, PMOS和光波導(dǎo)。

  (圖片來(lái)自 http://www.columbia.edu/~sm4659/AboutPageAssets/materials/24-3_Moazeni_1.pdf)

  該方案的主要缺點(diǎn)是，硅光的工藝節(jié)點(diǎn)遠(yuǎn)落后于電芯片的工藝節(jié)點(diǎn)，為了單片集成, 得做一些妥協(xié)，導(dǎo)致電器件和光器件的性能都達(dá)不到最優(yōu)。光波導(dǎo)的損耗較高、PD的響應(yīng)率較低，電芯片的功能較大。Luxtera曾經(jīng)嘗試采用該方案，但最終放棄該技術(shù)路線，轉(zhuǎn)投TSMC的懷抱，其主要的問(wèn)題是工藝開(kāi)發(fā)成本高，并且flexibility欠缺。

  2. 2D封裝

  2D封裝的方案示意圖如下所示，EIC和PIC放在同一個(gè)PCB板上，

  (圖片來(lái)自文獻(xiàn)1)

  該方案的一個(gè)缺點(diǎn)是EIC與PIC的互聯(lián)線數(shù)目受限(wire bonding只能在PIC與EIC相鄰的那條邊)，因此該方案不適用于高IO數(shù)目的應(yīng)用場(chǎng)景。

  Intel在OFC 2019上報(bào)道了其采用2D封裝的基于微環(huán)調(diào)制器的發(fā)送器，如下圖所示，driver的信號(hào)通過(guò)wire bonding連接到微環(huán)調(diào)制器上，最終實(shí)現(xiàn)了112Gb/s的信號(hào)傳輸速率。

  (圖片來(lái)自文獻(xiàn)2)

  3. 3D封裝

  典型的3D封裝方案是將EIC倒裝在PIC上，EIC和PIC之間通過(guò)micro bump或copper pillar互聯(lián)，PIC通過(guò)wire bonding與PCB板相連，如下圖所示，

  (圖片來(lái)自文獻(xiàn)1)

  bump的pitch典型值40-50um，因此EIC和PIC之間可以實(shí)現(xiàn)高密度的IO互聯(lián)，這也是該方案的優(yōu)點(diǎn)之一。目前絕大多數(shù)硅光公司都是采用的該方案。

  該方案的缺點(diǎn)之一是散熱問(wèn)題，由于EIC直接堆疊在PIC上方，EIC所產(chǎn)生的熱量會(huì)傳遞到PIC上，這會(huì)直接影響部分光器件的性能，例如微環(huán)。

  該方案的一個(gè)變體是，在硅光芯片中形成TSV, 通過(guò)TSV直接與基板互聯(lián)，如下圖所示，硅光芯片同時(shí)作為interposer。

  (圖片來(lái)自文獻(xiàn)1)

  日本PETRA平臺(tái)的研究人員在2018年采用該封裝方案，實(shí)現(xiàn)了16通道的transceiver, 單通道的信號(hào)速率為25Gb/s, 其芯片封裝結(jié)構(gòu)如下圖所示，

  (圖片來(lái)自文獻(xiàn)3)

  PIC上不僅僅放置了EIC，還放置了LD, fiber ferrule等, 整個(gè)系統(tǒng)的封裝較為復(fù)雜。

  4. 2.5D封裝

  該方案是將EIC與PIC放在同一個(gè)interposer上，interposer通過(guò)TSV與基板互聯(lián)，如下圖所示，

  (圖片來(lái)自文獻(xiàn)1)

  該方案的優(yōu)勢(shì)之一是可以將多個(gè)die同時(shí)放在一個(gè)interposer上，不限于兩塊芯片，進(jìn)而構(gòu)成更復(fù)雜更大規(guī)模的系統(tǒng), 如下圖所示，

  (圖片來(lái)自文獻(xiàn)1)

  該方案的缺點(diǎn)之一是EIC與PIC互聯(lián)的高速信號(hào)需要經(jīng)過(guò)兩次bump，會(huì)對(duì)信號(hào)的帶寬性能產(chǎn)生一定的影響。

  以上總結(jié)了幾種常見(jiàn)的PIC與EIC的封裝方案，目前采用3D方案的公司較多。看起來(lái)似乎有點(diǎn)像堆積木，但如何實(shí)現(xiàn)高IO密度、高信號(hào)帶寬，很多細(xì)節(jié)問(wèn)題需要考量。封裝作為產(chǎn)品R&D的最后一步，直接關(guān)系到最終產(chǎn)品的良率與成本。由于硅光芯片的特殊性，不能直接采用傳統(tǒng)EIC的封裝方案，還涉及到光的耦合封裝，需要重新開(kāi)發(fā)相關(guān)技術(shù)，因此封裝成本在硅光產(chǎn)品中占有較大比重。