硅光芯片與電芯片的封裝

  中國科協發(fā)布了2020重大科學問題和工程技術難題，硅光技術榜上有名，“硅光技術能否促成光電子和微電子的融合?”。這篇筆記聊一聊硅光芯片與電芯片的封裝方案。

  硅光芯片中的調制器和探測器必須與外部的Driver、TIA協同合作，Driver將電信號加載到電光調制器上，TIA將PD處收集到的電流轉換為電壓信號。如何巧妙地設計封裝結構，使得硅光芯片和電芯片之間形成有效的信號互聯，成為產業(yè)界的一個關注重點。

  目前，硅光芯片與電芯片的封裝形式主要有四種方式：1) 單片集成，2) 2D封裝, 3) 3D封裝， 4) 2.5D封裝。以下對這些技術方案分別做介紹。

  1. 單片集成

  所謂單片集成，即在同一個流片平臺上，同時加工光器件與電器件，最終的芯片中同時包含PIC和EIC。信號通過芯片內部的金屬直接互聯。其結構如下圖所示，

  (圖片來自文獻1)

  該方案的優(yōu)勢之一是封裝簡單，單片集成的芯片只需要通過wiredBond或者flip-chip的方式與PCB板相連即可。目前GlobalFoundry的硅光工藝采用該方案，典型的cross-section如下圖所示，在同一層silicon加工NMOS, PMOS和光波導。

  (圖片來自 http://www.columbia.edu/~sm4659/AboutPageAssets/materials/24-3_Moazeni_1.pdf)

  該方案的主要缺點是，硅光的工藝節(jié)點遠落后于電芯片的工藝節(jié)點，為了單片集成, 得做一些妥協，導致電器件和光器件的性能都達不到最優(yōu)。光波導的損耗較高、PD的響應率較低，電芯片的功能較大。Luxtera曾經嘗試采用該方案，但最終放棄該技術路線，轉投TSMC的懷抱，其主要的問題是工藝開發(fā)成本高，并且flexibility欠缺。

  2. 2D封裝

  2D封裝的方案示意圖如下所示，EIC和PIC放在同一個PCB板上，

  (圖片來自文獻1)

  該方案的一個缺點是EIC與PIC的互聯線數目受限(wire bonding只能在PIC與EIC相鄰的那條邊)，因此該方案不適用于高IO數目的應用場景。

  Intel在OFC 2019上報道了其采用2D封裝的基于微環(huán)調制器的發(fā)送器，如下圖所示，driver的信號通過wire bonding連接到微環(huán)調制器上，最終實現了112Gb/s的信號傳輸速率。

  (圖片來自文獻2)

  3. 3D封裝

  典型的3D封裝方案是將EIC倒裝在PIC上，EIC和PIC之間通過micro bump或copper pillar互聯，PIC通過wire bonding與PCB板相連，如下圖所示，

  (圖片來自文獻1)

  bump的pitch典型值40-50um，因此EIC和PIC之間可以實現高密度的IO互聯，這也是該方案的優(yōu)點之一。目前絕大多數硅光公司都是采用的該方案。

  該方案的缺點之一是散熱問題，由于EIC直接堆疊在PIC上方，EIC所產生的熱量會傳遞到PIC上，這會直接影響部分光器件的性能，例如微環(huán)。

  該方案的一個變體是，在硅光芯片中形成TSV, 通過TSV直接與基板互聯，如下圖所示，硅光芯片同時作為interposer。

  (圖片來自文獻1)

  日本PETRA平臺的研究人員在2018年采用該封裝方案，實現了16通道的transceiver, 單通道的信號速率為25Gb/s, 其芯片封裝結構如下圖所示，

  (圖片來自文獻3)

  PIC上不僅僅放置了EIC，還放置了LD, fiber ferrule等, 整個系統的封裝較為復雜。

  4. 2.5D封裝

  該方案是將EIC與PIC放在同一個interposer上，interposer通過TSV與基板互聯，如下圖所示，

  (圖片來自文獻1)

  該方案的優(yōu)勢之一是可以將多個die同時放在一個interposer上，不限于兩塊芯片，進而構成更復雜更大規(guī)模的系統, 如下圖所示，

  (圖片來自文獻1)

  該方案的缺點之一是EIC與PIC互聯的高速信號需要經過兩次bump，會對信號的帶寬性能產生一定的影響。

  以上總結了幾種常見的PIC與EIC的封裝方案，目前采用3D方案的公司較多?？雌饋硭坪跤悬c像堆積木，但如何實現高IO密度、高信號帶寬，很多細節(jié)問題需要考量。封裝作為產品R&D的最后一步，直接關系到最終產品的良率與成本。由于硅光芯片的特殊性，不能直接采用傳統EIC的封裝方案，還涉及到光的耦合封裝，需要重新開發(fā)相關技術，因此封裝成本在硅光產品中占有較大比重。