SiPC 2021 | 華為謝耀輝：從數(shù)通應用看硅光的現(xiàn)在與未來

  ICC訊 (編輯：Anton)10月28日，在第四屆中國硅光產(chǎn)業(yè)論壇上，華為數(shù)通產(chǎn)品線產(chǎn)品規(guī)劃專家謝耀輝發(fā)表《從數(shù)據(jù)通信應用看硅光的昨天、今天與明天》演講報告，從數(shù)據(jù)通信的訴求，講述了硅光從現(xiàn)在規(guī)模上量的100G，持續(xù)耕耘的400G的產(chǎn)業(yè)狀況，到以及對未來的后400G的走勢與預判。

  謝耀輝博士表示，2019年第二屆中國硅光產(chǎn)業(yè)論壇時，他曾希望硅光能在數(shù)據(jù)通信上達到更高的集成度，更少器件，能夠規(guī)模上量，提升集成能力，并充分減少內(nèi)耗。

  兩年過去了，硅光究竟發(fā)展如何?

  首先，硅光的優(yōu)勢在于極大減少了輔助器件的數(shù)量，謝耀輝博士認為理想中的我們希望把硅光模塊做成像芯片一樣，但是從已經(jīng)商用的100G 500m&2km模塊發(fā)貨量和Intel硅光發(fā)貨量占比來看，硅光模塊發(fā)貨量仍未達到占主流的水平。目前硅光存在兩大痛點：1.耦合插損大(光源、合分波、尾纖耦合)2.大功率CW DFB Laser。100GCWDM4硅光方案相比傳統(tǒng)的DML方案從功耗到成本都沒有優(yōu)勢。

  今年CIOE光博會上，各模塊廠商幾乎都有400G DR4的硅光方案，但方案都各不相同，這也造成了方案碎片化，且至今未量產(chǎn)上規(guī)模。謝耀輝博士拿目前400G的硅光、DML、EML三種方案做了對比，可以發(fā)現(xiàn)DML方案逐步成熟化，硅光方案面臨挑戰(zhàn)。

  未來，可插拔和芯片出光CPO將如何發(fā)展?

  今年OSFP MSA組織推出了OSFP-XD封裝規(guī)范，讓可插拔光模塊支持的通道數(shù)由現(xiàn)在主流的4通道提升到16通道。這一規(guī)范可以讓可插拔光模塊往1.6T演進，延長了它的生命力。

  為什么說多路集成給硅光提供了機會窗?通過通道數(shù)和良率的曲線關(guān)系圖可以看出，2lanes和4lanes表現(xiàn)穩(wěn)定，而超過8lanes的集成，尤其是32lanes的良率下降非常明顯。業(yè)界主流的傳統(tǒng)可插拔模塊為4lanes，隨著多路要求的提高，傳統(tǒng)可插拔模塊力不能及，此時硅光是一個很好的切入點。

  隨著路數(shù)的提升，光互連的帶寬隨之變大，比如100G 16路就是1.6T，200G 16路就是3.2T，這么大的帶寬承載的數(shù)據(jù)如何保證可靠應用，這面臨了很大的工程挑戰(zhàn)。

  隨后謝耀輝博士列舉了英特爾芯片出光的方案，它把外置光源做成可插拔的，引入雙光源備份，通過光源的池化和外置解決集成問題，但增加了鏈路耦合損耗。英特爾硅光方案將光源池備份，16路通道給了32路光源，可靠性提升，但是其復雜的工程工藝集成也造成成本上升。

  芯片出光的目的是實現(xiàn)低功耗，通過光引擎和主芯片的Die距離縮短降低內(nèi)部功耗。目標使用MCM場景，多Die堆疊，25mm互連，實現(xiàn)鏈路最小功耗，功耗做到pJ/bit，但當前可插拔模塊的功耗是25pJ/bit，挑戰(zhàn)仍然很大，現(xiàn)在有一種解決方案即采用NPO，通過增加XSR+場景，芯片與芯片，OE互連，50mm互連，降低風險，但卻喪失了一定功耗優(yōu)勢。

  謝耀輝博士判斷，未來要實現(xiàn)芯片出光要到2025年左右，CPO大規(guī)模商用的前提條件要達到30%+的功耗優(yōu)勢和50%+的成本優(yōu)勢作為驅(qū)動力。隨后進行了未來演進預判：4lanes還是使用非硅光，包括4*200G實現(xiàn)800G的方案;16lanes則是芯片出光發(fā)力的時候;8lanes可以使用非硅光或硅光，比如硅光也可以做到可插拔。

  最后謝耀輝博士總結(jié)到，400G可插拔模塊主要是以4路為主的傳統(tǒng)模塊，800G可插拔模塊用4路為主，8路為輔的傳統(tǒng)模塊。3.2T OE芯片出光以硅光為基礎(chǔ)，發(fā)揮16路的規(guī)模集成優(yōu)勢。